Halbleitertechnik

Reinraum des Glenn Research Center der NASA ⓘ

Externes Bild ⓘ
Foto des Reinraums einer 300-mm-Fertigung von TSMC

Bei der Herstellung von Halbleiterbauelementen handelt es sich in der Regel um integrierte Schaltungen (IC) wie moderne Computerprozessoren, Mikrocontroller und Speicherchips wie NAND-Flash und DRAM, die in alltäglichen elektrischen und elektronischen Geräten verwendet werden. Es handelt sich um eine mehrstufige Abfolge von fotolithografischen und chemischen Verarbeitungsschritten (wie Oberflächenpassivierung, thermische Oxidation, flächige Diffusion und Isolierung von Übergängen), bei denen nach und nach elektronische Schaltungen auf einem Wafer aus reinem Halbleitermaterial entstehen. Fast immer wird Silizium verwendet, aber auch verschiedene Verbindungshalbleiter werden für spezielle Anwendungen eingesetzt. ⓘ

Der gesamte Herstellungsprozess dauert vom Start bis zu den verpackten, versandfertigen Chips mindestens sechs bis acht Wochen (nur das Tape-out, ohne den Schaltkreisentwurf) und wird in hochspezialisierten Halbleiterfabriken, auch Foundries oder Fabs genannt, durchgeführt. Die gesamte Fertigung findet in einem Reinraum statt, der das Herzstück einer Produktionsstätte ist. Bei fortschrittlicheren Halbleiterbauelementen, wie den modernen 14/10/7-nm-Knoten, kann die Herstellung bis zu 15 Wochen dauern, wobei 11-13 Wochen der Branchendurchschnitt sind. Die Produktion in fortschrittlichen Fertigungsanlagen ist vollständig automatisiert und erfolgt in einer hermetisch abgeschlossenen Stickstoffumgebung, um die Ausbeute zu verbessern (der Prozentsatz der Mikrochips, die in einem Wafer korrekt funktionieren), wobei automatische Materialtransportsysteme den Transport der Wafer von Maschine zu Maschine übernehmen. Die Wafer werden in FOUPs, speziellen versiegelten Kunststoffboxen, transportiert. Alle Maschinen und FOUPs enthalten eine interne Stickstoffatmosphäre. Die Luft im Inneren der Maschinen und FOUPs ist in der Regel sauberer als die Umgebungsluft im Reinraum. Diese interne Atmosphäre wird als Mini-Umgebung bezeichnet. Fertigungsanlagen benötigen große Mengen flüssigen Stickstoffs, um die Atmosphäre in den Produktionsmaschinen und FOUPs aufrechtzuerhalten, die ständig mit Stickstoff gespült werden. ⓘ

Integrierter Schaltkreis (IC). Das Chip-Gehäuse wurde geöffnet und ermöglicht den Blick auf den eigentlichen Halbleiter. Die erkennbaren Strukturen im Zentrum sind die realisierte elektronische Schaltung. Im Außenbereich sind die goldenen Anschlussleitungen zu erkennen, die die elektrische Verdrahtung zwischen IC und Gehäusekontakten bilden. ⓘ

Die Halbleitertechnik (HLT) ist ein technischer Fachbereich, der sich mit Entwurf und Fertigung von Produkten auf der Basis von Halbleitermaterialien, vor allem mit denen für mikroelektronische Baugruppen, beispielsweise integrierte Schaltungen, beschäftigt. Historisch wird sie, aufgrund der Verwendung der Produkte als Schlüsselkomponenten in elektrotechnischen Erzeugnissen, als Teilgebiet der Elektrotechnik, speziell der Mikroelektronik und Nanoelektronik, gesehen. Trifft man die Zuordnung aufgrund der eingesetzten Methoden, Verfahren und materialtechnischen Eigenschaften der hergestellten Produkte, ist auch eine Zuordnung zu den Bereichen Chemietechnik und Keramik möglich. ⓘ

Verwandte oder abgeleitete Fachbereiche sind die Mikrosystemtechnik und die Photovoltaik. Diese beiden nutzen ebenfalls Verfahren der Halbleitertechnik, verwenden aber im Kern keine mikroelektronischen Schaltkreise. Da die Grenzen zur Halbleitertechnik fließend sind, werden jedoch zunehmend auch Mikrosysteme und die Auswertungselektronik auf einem Substrat integriert; beispielsweise bei Smart-Sensoren. ⓘ

In der Praxis gibt es zwei verschiedene Sichtweisen auf die Halbleitertechnik:

• Die Einzelprozess-Sicht: Dabei werden die struktur- oder eigenschaftsändernden Verfahren an sich unter dem Aspekt betrachtet, welche Parameter der Prozesse zu den gewünschten physikalischen Eigenschaften wie Dimension, Leitfähigkeit, Homogenität etc. führen.
• Die Integrationssicht: Dabei wird die zu realisierende Struktur – eine Transistor- oder eine Leitungsebene – unter dem Aspekt betrachtet, welche Einzelprozesse zu den gewünschten elektrischen – oder seltener mechanischen oder optischen – Eigenschaften der Struktur führen. ⓘ

Größe

Für ein bestimmtes Halbleiterverfahren gibt es spezifische Regeln für die Mindestgröße und den Mindestabstand der Merkmale auf jeder Schicht des Chips. Neuere Halbleiterverfahren haben oft kleinere Mindestgrößen und engere Abstände, die ein einfaches Schrumpfen des Chips ermöglichen, um die Kosten zu senken und die Leistung zu verbessern, was teilweise auf eine höhere Transistordichte (Anzahl der Transistoren pro Quadratmillimeter) zurückzuführen ist. Die frühen Halbleiterprozesse hatten willkürliche Bezeichnungen wie HMOS III, CHMOS V; Spätere Verfahren werden nach ihrer Größe bezeichnet, z. B. 90-nm-Verfahren. ⓘ

Nach Industriestandard wird jede Generation des Halbleiterherstellungsprozesses, auch als Technologieknoten oder Prozessknoten bezeichnet, durch die Mindestgröße des Prozesses bestimmt. Technologieknoten, die auch als "Prozesstechnologien" oder einfach "Knoten" bezeichnet werden, werden in der Regel durch die Größe der Transistor-Gate-Länge des Prozesses in Nanometern (oder historisch in Mikrometern) angegeben. Dies ist jedoch seit 1994 nicht mehr der Fall. Ursprünglich war die Gate-Länge der Transistoren kleiner als der Name des Prozessknotens suggeriert (z. B. 350-nm-Knoten); dieser Trend hat sich jedoch 2009 umgekehrt. Die Nanometer, die zur Bezeichnung von Prozessknoten verwendet werden, sind eher ein Marketingbegriff geworden, der weder mit der tatsächlichen Strukturgröße noch mit der Transistordichte (Anzahl der Transistoren pro Quadratmillimeter) zu tun hat. So hat z. B. Intels früherer 10-nm-Prozess tatsächlich Merkmale (die Spitzen der FinFET-Finnen) mit einer Breite von 7 nm. Intels früherer 10-nm-Prozess hat eine ähnliche Transistordichte wie die 7-nm-Prozesse von TSMC, während die 12- und 14-nm-Prozesse von GlobalFoundries ähnliche Merkmalgrößen aufweisen. ⓘ

Geschichte

20. Jahrhundert

Eine verbesserte Art der MOSFET-Technologie, CMOS, wurde 1963 von Chih-Tang Sah und Frank Wanlass bei Fairchild Semiconductor entwickelt. CMOS wurde in den späten 1960er Jahren von RCA kommerzialisiert. RCA setzte CMOS ab 1968 kommerziell für seine integrierten Schaltungen der 4000er-Serie ein, zunächst in einem 20-µm-Verfahren und in den folgenden Jahren schrittweise in einem 10-µm-Verfahren. ⓘ

Die Herstellung von Halbleiterbauelementen hat sich seitdem von Texas und Kalifornien in den 1960er Jahren auf den Rest der Welt, einschließlich Asien, Europa und den Nahen Osten, ausgebreitet. ⓘ

21. Jahrhundert

Die Halbleiterindustrie ist heute ein globales Geschäft. Die führenden Halbleiterhersteller verfügen in der Regel über Anlagen in der ganzen Welt. Samsung Electronics, der weltweit größte Hersteller von Halbleitern, hat Anlagen in Südkorea und den USA. Intel, der zweitgrößte Hersteller, verfügt über Anlagen in Europa und Asien sowie in den USA. TSMC, die weltweit größte reine Foundry, hat Anlagen in Taiwan, China, Singapur und den USA. Qualcomm und Broadcom gehören zu den größten fabriklosen Halbleiterunternehmen, die ihre Produktion an Unternehmen wie TSMC auslagern. Auch sie verfügen über Anlagen in verschiedenen Ländern. ⓘ

Seit 2009 ist "Node" zu einer kommerziellen Bezeichnung für Marketingzwecke geworden, die auf neue Generationen von Prozesstechnologien hinweist, ohne dass ein Bezug zu Gate-Länge, Metallabstand oder Gate-Pitch besteht. Das 7-nm-Verfahren von GlobalFoundries ähnelt beispielsweise dem 10-nm-Verfahren von Intel, so dass der herkömmliche Begriff des Prozessknotens unscharf geworden ist. Darüber hinaus sind die 10-nm-Prozesse von TSMC und Samsung hinsichtlich der Transistordichte nur geringfügig dichter als Intels 14-nm-Prozess. Sie liegen sogar viel näher an Intels 14-nm-Verfahren als an Intels 10-nm-Verfahren (z. B. ist der Rippenabstand von Samsungs 10-nm-Verfahren genau derselbe wie der von Intels 14-nm-Verfahren: 42 nm). ⓘ

Ab 2019 werden 14-Nanometer- und 10-Nanometer-Chips von Intel, UMC, TSMC, Samsung, Micron, SK Hynix, Toshiba Memory und GlobalFoundries in der Massenproduktion hergestellt. Chips im 7-Nanometer-Verfahren werden von TSMC und Samsung in der Massenproduktion hergestellt, obwohl die Definition des 7-Nanometer-Knotens dem 10-Nanometer-Verfahren von Intel ähnlich ist. Das 5-Nanometer-Verfahren wird seit 2018 von Samsung produziert. Der Knoten mit der höchsten Transistordichte ist 2019 der 5-Nanometer-N5-Knoten von TSMC mit einer Dichte von 171,3 Millionen Transistoren pro Quadratmillimeter. Für 2019 haben Samsung und TSMC Pläne zur Herstellung von 3-Nanometer-Knoten angekündigt. GlobalFoundries hat beschlossen, die Entwicklung neuer Knoten jenseits von 12 Nanometern zu stoppen, um Ressourcen zu sparen, da das Unternehmen festgestellt hat, dass der Aufbau einer neuen Fabrik zur Bearbeitung von Aufträgen unter 12 nm die finanziellen Möglichkeiten des Unternehmens übersteigen würde. Ab 2019 ist Samsung der Branchenführer bei der Skalierung fortgeschrittener Halbleiter, gefolgt von TSMC und Intel. ⓘ

Liste der Schritte

Dies ist eine Liste von Verarbeitungstechniken, die bei der Herstellung eines modernen elektronischen Geräts mehrfach zum Einsatz kommen; diese Liste stellt nicht unbedingt eine bestimmte Reihenfolge dar. Die Geräte zur Durchführung dieser Prozesse werden von einer Handvoll Unternehmen hergestellt. Alle Anlagen müssen getestet werden, bevor eine Halbleiterfertigungsanlage in Betrieb genommen wird. Diese Prozesse werden nach dem Entwurf der integrierten Schaltung durchgeführt.

• Wafer-Bearbeitung
  • Nassreinigung
    • Reinigung mit Lösungsmitteln wie Aceton, Trichlorethylen und Reinstwasser
    • Piranha-Lösung
    • RCA-Reinigung
  • Oberflächenpassivierung
  • Fotolithografie
  • Ionenimplantation (bei der Dotierstoffe in den Wafer eingebettet werden, wodurch Bereiche mit erhöhter oder verringerter Leitfähigkeit entstehen)
  • Ätzen (Mikrofabrikation)
    • Trockenes Ätzen (Plasma-Ätzen)
      • Reaktiv-Ionen-Ätzen (RIE)
        • Tiefes reaktives Ionenätzen
        • Ätzen von Atomschichten (ALE)
    • Nasses Ätzen
      • Gepuffertes Oxid-Ätzen
  • Plasma-Veraschung
  • Thermische Behandlungen
    • Thermische Schnellglühung
    • Glühen im Ofen
    • Thermische Oxidation
  • Chemische Gasphasenabscheidung (CVD)
  • Atomare Schichtabscheidung (ALD)
  • Physikalische Abscheidung aus der Gasphase (PVD)
  • Molekularstrahlepitaxie (MBE)
  • Laser-Lift-off (für die LED-Produktion)
  • Elektrochemische Abscheidung (ECD). Siehe Galvanotechnik
  • Chemisch-mechanisches Polieren (CMP)
  • Wafer-Prüfung (bei der die elektrische Leistung mit Hilfe von automatischen Prüfgeräten überprüft wird, kann in diesem Schritt auch ein Binning und/oder Lasertrimming durchgeführt werden)
• Die-Vorbereitung
  • Herstellung von Durchkontaktierungen durch das Silizium (für dreidimensionale integrierte Schaltungen)
  • Wafer-Montage (der Wafer wird mit Dicing-Tape auf einen Metallrahmen montiert)
  • Wafer-Rückschleifen und -Polieren (reduziert die Dicke des Wafers für dünne Bauelemente wie Smartcards oder PCMCIA-Karten oder für das Bonden und Stapeln von Wafern; dies kann auch während des Dicing erfolgen, in einem Prozess, der als Dice Before Grind oder DBG bekannt ist)
  • Waferbonden und -stapeln (für dreidimensionale integrierte Schaltungen und MEMS)
  • Herstellung von Umverteilungsschichten (für WLCSP-Gehäuse)
  • Wafer Bumping (für Flip Chip BGA (Ball Grid Array) und WLCSP-Gehäuse)
  • Stanzen oder Wafer Dicing
• IC-Verpackung
  • Die Attachment (Der Chip wird mit Leitpaste oder Die-Attach-Film an einem Leadframe befestigt)
  • IC-Bonden: Drahtbonden, Thermosonic Bonding, Flip Chip oder Tape Automated Bonding (TAB)
  • IC-Verkapselung oder Einbau eines integrierten Wärmespreizers (IHS)
    • Gießen (mit spezieller Gießmasse, die Glaspulver als Füllstoff enthalten kann)
    • Backen
    • Galvanisieren (Beschichtung der Kupferanschlüsse der Leiterrahmen mit Zinn, um das Löten zu erleichtern)
    • Laserbeschriftung oder Siebdruck
    • Trimmen und Formen (trennt die Leadframes voneinander und biegt die Stifte des Leadframes so, dass sie auf eine Leiterplatte montiert werden können)
• IC-Prüfung ⓘ

Zusätzlich können Schritte wie das Wright-Ätzen durchgeführt werden. ⓘ

Fortschritte bei der Miniaturisierung und Vergleich der Größen von Halbleiterfertigungsknoten mit einigen mikroskopischen Objekten und Wellenlängen des sichtbaren Lichts. ⓘ

Vermeidung von Verunreinigungen und Defekten

Als die Strukturbreiten noch weit über 10 Mikrometer lagen, war die Reinheit von Halbleitern kein so großes Thema wie heute bei der Herstellung von Bauelementen. Da die Geräte immer stärker integriert werden, müssen die Reinräume noch sauberer werden. Heute werden die Fertigungsanlagen mit gefilterter Luft unter Druck gesetzt, um selbst kleinste Partikel zu entfernen, die sich auf den Wafern ablagern und zu Defekten beitragen könnten. Die Decken von Halbleiter-Reinräumen sind in regelmäßigen Abständen mit Gebläsefiltereinheiten (Fan Filter Units, FFUs) ausgestattet, um die Luft im Reinraum ständig auszutauschen und zu filtern; Halbleiter-Kapitalanlagen können auch ihre eigenen FFUs haben. Die FFUs tragen in Verbindung mit Doppelböden mit Gittern dazu bei, einen laminaren Luftstrom zu gewährleisten, damit Partikel sofort auf den Boden gelangen und nicht aufgrund von Turbulenzen in der Luft schweben bleiben. Die Arbeiter in einer Halbleiterfertigung müssen Reinraumanzüge tragen, um die Geräte vor menschlicher Verunreinigung zu schützen. Um Oxidation zu verhindern und die Ausbeute zu erhöhen, können FOUPs und Halbleiter-Kapitalanlagen eine hermetisch abgeschlossene Umgebung mit reinem Stickstoff und einem Staubgehalt der ISO-Klasse 1 aufweisen. FOUPs und SMIF-Pods isolieren die Wafer von der Luft im Reinraum und erhöhen die Ausbeute, da sie die Anzahl der durch Staubpartikel verursachten Defekte verringern. Außerdem halten sich in den Fabriken so wenig Menschen wie möglich im Reinraum auf, um die Aufrechterhaltung der Reinraumumgebung zu erleichtern, da Menschen, selbst wenn sie Reinraumanzüge tragen, große Mengen an Partikeln absondern, insbesondere beim Gehen. ⓘ

Wafer

Ein typischer Wafer besteht aus hochreinem Silizium, das nach dem Czochralski-Verfahren zu monokristallinen zylindrischen Blöcken (Boules) mit einem Durchmesser von bis zu 300 mm gezüchtet wird. Diese Blöcke werden dann in etwa 0,75 mm dicke Scheiben geschnitten und poliert, um eine sehr regelmäßige und ebene Oberfläche zu erhalten. ⓘ

Verarbeitung

Bei der Herstellung von Halbleiterbauelementen lassen sich die verschiedenen Verarbeitungsschritte in vier allgemeine Kategorien einteilen: Abscheidung, Entfernung, Strukturierung und Veränderung der elektrischen Eigenschaften.

• Unter Abscheidung versteht man jeden Prozess, bei dem ein Material auf dem Wafer wächst, beschichtet oder anderweitig übertragen wird. Zu den verfügbaren Technologien gehören die physikalische Abscheidung aus der Gasphase (PVD), die chemische Abscheidung aus der Gasphase (CVD), die elektrochemische Abscheidung (ECD), die Molekularstrahlepitaxie (MBE) und in jüngster Zeit auch die Atomlagenabscheidung (ALD). Unter Abscheidung versteht man die Bildung von Oxidschichten durch thermische Oxidation oder, genauer gesagt, durch LOCOS.
• Abtragen ist jedes Verfahren, bei dem Material vom Wafer entfernt wird; Beispiele sind Ätzverfahren (nass oder trocken) und chemisch-mechanische Planarisierung (CMP).
• Patterning ist die Formgebung oder Veränderung von abgeschiedenen Materialien und wird im Allgemeinen als Lithografie bezeichnet. Bei der konventionellen Lithografie wird der Wafer beispielsweise mit einer Chemikalie, dem Fotolack, beschichtet. Anschließend wird eine Maske mit Hilfe einer Stepper-Maschine fokussiert, ausgerichtet und bewegt, wobei ausgewählte Bereiche des Wafers mit kurzwelligem Licht belichtet werden; die belichteten Bereiche werden mit einer Entwicklerlösung abgewaschen. Nach dem Ätzen oder einer anderen Bearbeitung wird der verbleibende Fotolack durch "trockene" Plasmaveraschung entfernt (Ablösen des Fotolacks oder Strippen). Der Fotoresist kann auch durch nasschemische Verfahren entfernt werden, bei denen der Wafer mit einer Flüssigkeit beschichtet wird, um den Fotoresist zu entfernen.
• Die Modifizierung der elektrischen Eigenschaften erfolgte in der Vergangenheit durch Dotierung der Transistor-Sources und -Drains (ursprünglich durch Diffusionsöfen, später durch Ionenimplantation). Auf diese Dotierungsprozesse folgt eine Ofenglühung oder, bei fortschrittlichen Geräten, eine Schnellglühung (RTA); die Glühung dient zur Aktivierung der implantierten Dotierstoffe. Die Modifizierung der elektrischen Eigenschaften erstreckt sich nun auch auf die Verringerung der Dielektrizitätskonstante eines Materials in Niedrig-k-Isolatoren durch Bestrahlung mit ultraviolettem Licht bei der UV-Verarbeitung (UVP). Die Modifizierung wird häufig durch Oxidation erreicht, die zur Herstellung von Halbleiter-Isolator-Übergängen durchgeführt werden kann, wie z. B. bei der lokalen Oxidation von Silizium (LOCOS) zur Herstellung von Metalloxid-Feldeffekttransistoren.

Moderne Chips weisen bis zu elf oder mehr Metallebenen auf, die in über 300 oder mehr aufeinanderfolgenden Verarbeitungsschritten hergestellt werden. ⓘ

Es können Schichten aus isolierenden und leitenden Materialien auf dem Halbleitersubstrat aufgebracht werden.

• Im Ofenprozess durch thermische Oxidation des Grundmaterials Silizium hergestellte Oxidschichten sind amorph und besitzen eine geringe Defektdichte (auch an den Grenzflächen), so dass sie als Dielektrikum für die Steuerelektroden der Feldeffekttransistoren, für Kondensatoren und die Bauelementisolation (vgl. LOCOS und Grabenisolation) benutzt werden.
• Aus der Gasphase abgeschiedene Oxide oder Nitride (chemische Gasphasenabscheidung, CVD) werden zum Beispiel als Isolation zwischen verschiedenen Bauelementen oder als Opferschichten für Ätzprozesse erzeugt.
• Durch physikalische Gasphasenabscheidung oder Sputtern können zum Beispiel Metallschichten aus Aluminium oder Kupfer aufgebracht werden, aus denen dann Leiterbahnen herausgeätzt werden können. ⓘ

Front-End-of-Line-Verarbeitung (FEOL)

Bei der FEOL-Verarbeitung werden die Transistoren direkt im Silizium hergestellt. Der Rohwafer wird durch das Aufwachsen einer hochreinen, praktisch defektfreien Siliziumschicht durch Epitaxie bearbeitet. Bei den fortschrittlichsten logischen Bauelementen werden vor dem Schritt der Silizium-Epitaxie Tricks angewandt, um die Leistung der zu bauenden Transistoren zu verbessern. Eine Methode besteht darin, einen Belastungsschritt einzuführen, bei dem eine Siliziumvariante wie Silizium-Germanium (SiGe) abgeschieden wird. Sobald das epitaktische Silizium abgeschieden ist, wird das Kristallgitter etwas gedehnt, was zu einer verbesserten elektronischen Mobilität führt. Bei einer anderen Methode, der so genannten Silizium-auf-Isolator-Technologie, wird eine Isolierschicht zwischen dem rohen Siliziumwafer und der dünnen Schicht der anschließenden Siliziumepitaxie eingefügt. Diese Methode führt zur Herstellung von Transistoren mit geringeren parasitären Effekten. ⓘ

Gate-Oxid und Implantate

Auf das Front-End Surface Engineering folgt das Wachstum des Gate-Dielektrikums (traditionell Siliziumdioxid), die Strukturierung des Gates, die Strukturierung der Source- und Drain-Bereiche und die anschließende Implantation oder Diffusion von Dotierstoffen, um die gewünschten komplementären elektrischen Eigenschaften zu erzielen. In DRAM-Bauelementen (Dynamic Random Access Memory) werden zu diesem Zeitpunkt auch Speicherkondensatoren hergestellt, die in der Regel über dem Zugriffstransistor gestapelt sind (der inzwischen nicht mehr existierende DRAM-Hersteller Qimonda hat diese Kondensatoren mit tief in die Siliziumoberfläche geätzten Gräben realisiert). ⓘ

Back-End-of-Line (BEOL)-Verarbeitung

Metallschichten

Nachdem die verschiedenen Halbleiterbauelemente hergestellt wurden, müssen sie miteinander verbunden werden, um die gewünschten elektrischen Schaltungen zu bilden. Dies geschieht in einer Reihe von Verarbeitungsschritten auf dem Wafer, die unter dem Begriff BEOL zusammengefasst werden (nicht zu verwechseln mit dem Back-End-of-Chip-Fertigungsprozess, der sich auf die Verpackungs- und Testphasen bezieht). Bei der BEOL-Verarbeitung werden metallische Verbindungsdrähte hergestellt, die durch dielektrische Schichten isoliert sind. Das Isoliermaterial ist traditionell eine Form von SiO₂ oder ein Silikatglas, aber in letzter Zeit werden neue Materialien mit niedriger Dielektrizitätskonstante verwendet (z. B. Siliziumoxycarbid), die in der Regel eine Dielektrizitätskonstante von etwa 2,7 aufweisen (im Vergleich zu 3,82 für SiO₂), obwohl den Chipherstellern Materialien mit einer Konstante von nur 2,2 angeboten werden. Stattdessen können auch High-κ-Dielektrika verwendet werden. ⓘ

Zusammenschaltung

Synthetisches Detail einer Standardzelle durch vier Schichten planarisierter Kupferverbindungen bis hin zum Polysilizium (rosa), den Wannen (grau) und dem Substrat (grün). ⓘ

In der Vergangenheit wurden die Metalldrähte aus Aluminium hergestellt. Bei dieser Methode der Verdrahtung (oft als subtraktives Aluminium bezeichnet) werden zunächst flächige Aluminiumschichten aufgebracht, strukturiert und dann geätzt, so dass isolierte Drähte übrig bleiben. Anschließend wird ein dielektrisches Material auf die freiliegenden Drähte aufgebracht. Die verschiedenen Metallschichten werden miteinander verbunden, indem Löcher (so genannte "Vias") in das isolierende Material geätzt werden und dann Wolfram mit einem CVD-Verfahren unter Verwendung von Wolframhexafluorid darin abgeschieden wird; dieses Verfahren wird immer noch bei der Herstellung vieler Speicherchips wie dynamischen Direktzugriffsspeichern (DRAM) verwendet, da die Anzahl der Verbindungsebenen gering ist (derzeit nicht mehr als vier). ⓘ

In jüngster Zeit hat sich die Anzahl der Verbindungsebenen für die Logik aufgrund der großen Anzahl von Transistoren, die jetzt in einem modernen Mikroprozessor miteinander verbunden sind, erheblich erhöht, so dass die Zeitverzögerung in der Verdrahtung so signifikant geworden ist, dass ein Wechsel des Verdrahtungsmaterials (von Aluminium zu einer Kupfer-Verbindungsschicht) und ein Wechsel des dielektrischen Materials (von Siliziumdioxiden zu neueren Low-K-Isolatoren) erforderlich wurde. Diese Leistungsverbesserung ist auch mit geringeren Kosten verbunden, da durch die Damaszener-Verarbeitung weniger Verarbeitungsschritte erforderlich sind. Mit zunehmender Anzahl von Verbindungsebenen ist eine Planarisierung der vorherigen Schichten erforderlich, um eine ebene Oberfläche vor der anschließenden Lithografie zu gewährleisten. Ohne diese Planarisierung würden die Ebenen zunehmend krumm werden und über die Schärfentiefe der verfügbaren Lithografie hinausreichen, was die Fähigkeit zur Strukturierung beeinträchtigen würde. CMP (chemisch-mechanische Planarisierung) ist die wichtigste Methode, um eine solche Planarisierung zu erreichen, auch wenn manchmal noch das Trockenätzverfahren eingesetzt wird, wenn die Anzahl der Verbindungsebenen nicht mehr als drei beträgt. Bei Kupferverbindungen wird eine elektrisch leitende Sperrschicht verwendet, um zu verhindern, dass das Kupfer in die Umgebung diffundiert ("vergiftet"). ⓘ

Wafer-Test

Die hochgradige Serialisierung der Wafer-Verarbeitung hat den Bedarf an Messtechnik zwischen den verschiedenen Verarbeitungsschritten erhöht. So wird beispielsweise die Dünnschichtmetrologie auf der Grundlage der Ellipsometrie oder Reflektometrie eingesetzt, um die Dicke des Gate-Oxids sowie die Dicke, den Brechungsindex und den Extinktionskoeffizienten von Photoresist und anderen Beschichtungen genau zu kontrollieren. Wafer-Testmessgeräte werden eingesetzt, um zu überprüfen, dass die Wafer bis zum Test nicht durch frühere Verarbeitungsschritte beschädigt wurden; wenn zu viele Dies auf einem Wafer ausgefallen sind, wird der gesamte Wafer verschrottet, um die Kosten einer weiteren Verarbeitung zu vermeiden. Die virtuelle Messtechnik wurde eingesetzt, um die Eigenschaften der Wafer auf der Grundlage statistischer Methoden vorherzusagen, ohne die physikalischen Messungen selbst durchzuführen. ⓘ

Bauteilprüfung

Nach Abschluss des Front-End-Prozesses werden die Halbleiterbauelemente oder Chips einer Reihe von elektrischen Tests unterzogen, um festzustellen, ob sie ordnungsgemäß funktionieren. Der Prozentsatz der Bauelemente auf dem Wafer, die ordnungsgemäß funktionieren, wird als Ausbeute bezeichnet. Die Hersteller machen in der Regel keine Angaben zu ihrer Ausbeute, aber sie kann bis zu 30 % betragen, was bedeutet, dass nur 30 % der Chips auf dem Wafer wie vorgesehen funktionieren. Prozessschwankungen sind einer von vielen Gründen für eine niedrige Ausbeute. Die Tests werden durchgeführt, um zu verhindern, dass die Chips in relativ teure Gehäuse eingebaut werden. ⓘ

Die Ausbeute hängt oft, aber nicht unbedingt, mit der Größe des Bauteils (Die oder Chip) zusammen. Im Dezember 2019 gab TSMC beispielsweise eine durchschnittliche Ausbeute von ~80 % bekannt, mit einer Spitzenausbeute pro Wafer von >90 % für seine 5-nm-Testchips mit einer Chipgröße von 17,92 mm². Die Ausbeute sank auf 32,0 % bei einer Erhöhung der Chipgröße auf 100 mm². ⓘ

Die Fabrik testet die Chips auf dem Wafer mit einem elektronischen Prüfgerät, das winzige Sonden gegen den Chip drückt. Die Maschine markiert jeden fehlerhaften Chip mit einem Tropfen Farbstoff. Derzeit ist eine elektronische Farbmarkierung möglich, wenn die Testdaten (Ergebnisse) der Wafer in einer zentralen Computerdatenbank erfasst und die Chips nach vorgegebenen Testgrenzwerten wie maximalen Betriebsfrequenzen/Taktfrequenzen, Anzahl der funktionsfähigen Kerne pro Chip usw. "gebinnt" (d. h. in virtuelle Bins sortiert) werden. Die sich daraus ergebenden Binning-Daten können auf einer Wafer-Map grafisch dargestellt oder protokolliert werden, um Herstellungsfehler aufzuspüren und schlechte Chips zu markieren. Diese Karte kann auch bei der Montage und Verpackung der Wafer verwendet werden. Binning ermöglicht die Wiederverwendung von Chips, die andernfalls aussortiert würden, in Produkten der unteren Klassen, wie z. B. bei GPUs und CPUs, und erhöht so die Ausbeute der Geräte, zumal nur sehr wenige Chips voll funktionsfähig sind (z. B. alle Kerne korrekt funktionieren). eFUSEs können verwendet werden, um Teile von Chips, wie z. B. Kerne, abzutrennen, entweder weil sie beim Binning nicht wie vorgesehen funktioniert haben, oder als Teil der Marktsegmentierung (Verwendung desselben Chips für die unteren, mittleren und oberen Klassen). Chips können Ersatzteile haben, damit der Chip die Tests auch dann vollständig bestehen kann, wenn er mehrere nicht funktionierende Teile hat. ⓘ

Chips werden auch nach dem Verpacken noch einmal getestet, da die Bonddrähte fehlen können oder die analoge Leistung durch das Gehäuse verändert werden kann. Dies wird als "Endprüfung" bezeichnet. Chips können auch mit Röntgenstrahlen abgebildet werden. ⓘ

In der Regel stellt die Fabrik die Prüfzeit in Rechnung, wobei die Preise in der Größenordnung von Cents pro Sekunde liegen. Die Prüfzeiten variieren von einigen Millisekunden bis zu einigen Sekunden, und die Prüfsoftware ist für kürzere Prüfzeiten optimiert. Das Testen mehrerer Chips (an mehreren Standorten) ist ebenfalls möglich, da viele Tester über die Ressourcen verfügen, die meisten oder alle Tests parallel und an mehreren Chips gleichzeitig durchzuführen. ⓘ

Chips werden oft mit "Testbarkeitsmerkmalen" wie Scan-Ketten oder einem "eingebauten Selbsttest" entworfen, um die Tests zu beschleunigen und die Testkosten zu senken. Bei bestimmten Designs, die spezielle analoge Fertigungsprozesse verwenden, werden die Wafer während des Testens auch mit einem Laser getrimmt, um die vom Design vorgegebenen eng verteilten Widerstandswerte zu erreichen. ⓘ

Gute Designs versuchen, die Ecken zu testen und statistisch zu erfassen (Extreme des Siliziumverhaltens, die durch eine hohe Betriebstemperatur in Kombination mit den Extremen der Fertigungsschritte verursacht werden). Die meisten Designs kommen mit mindestens 64 Ecken zurecht. ⓘ

Geräteausbeute

Die Ausbeute an Bauelementen oder Die-Ausbeute ist die Anzahl der funktionierenden Chips oder Dies auf einem Wafer, die in Prozent angegeben wird, da die Anzahl der Chips auf einem Wafer (Die pro Wafer, DPW) je nach Größe der Chips und dem Durchmesser des Wafers variieren kann. Seit den 1990er Jahren wird die Verringerung der Ausbeute jedoch hauptsächlich durch Prozessvariationen, den Prozess selbst und die bei der Chipherstellung verwendeten Werkzeuge verursacht, obwohl Staub in vielen älteren Fabriken immer noch ein Problem darstellt. Staubpartikel wirken sich zunehmend auf die Ausbeute aus, da die Strukturgrößen bei neueren Verfahren immer kleiner werden. Die Automatisierung und der Einsatz von Mini-Umgebungen innerhalb von Produktionsanlagen, FOUPs und SMIFs haben eine Verringerung der durch Staubpartikel verursachten Defekte ermöglicht. Die Geräteausbeute muss hoch gehalten werden, um den Verkaufspreis der funktionierenden Chips zu senken, da die funktionierenden Chips für die ausgefallenen Chips bezahlen müssen, und um die Kosten für die Waferverarbeitung zu senken. Die Ausbeute kann auch durch das Design und den Betrieb der Produktionsstätte beeinflusst werden. ⓘ

Eine strenge Kontrolle der Verunreinigungen und des Produktionsprozesses ist notwendig, um die Ausbeute zu erhöhen. Bei Verunreinigungen kann es sich um chemische Verunreinigungen oder Staubpartikel handeln. "Killerdefekte" sind durch Staubpartikel verursachte Defekte, die zum vollständigen Ausfall des Bauelements (z. B. eines Transistors) führen. Es gibt aber auch harmlose Defekte. Ein Partikel muss 1/5 der Größe eines Merkmals haben, um einen "Killerdefekt" zu verursachen. Wenn also ein Merkmal einen Durchmesser von 100 nm hat, muss ein Partikel nur 20 nm groß sein, um einen tödlichen Defekt zu verursachen. Auch elektrostatische Elektrizität kann die Ausbeute negativ beeinflussen. Zu den chemischen Verunreinigungen gehören Schwermetalle wie Eisen, Kupfer, Nickel, Zink, Chrom, Gold, Quecksilber und Silber, Alkalimetalle wie Natrium, Kalium und Lithium sowie Elemente wie Aluminium, Magnesium, Calcium, Chlor, Schwefel, Kohlenstoff und Fluor. Es ist wichtig, dass diese Elemente nicht mit dem Silizium in Kontakt bleiben, da sie die Ausbeute verringern könnten. Um diese Elemente aus dem Silizium zu entfernen, können chemische Mischungen verwendet werden, wobei verschiedene Mischungen gegen unterschiedliche Elemente wirksam sind. ⓘ

Zur Schätzung der Ausbeute werden mehrere Modelle verwendet. Dazu gehören das Murphy-Modell, das Poisson-Modell, das Binomialmodell, das Moore-Modell und das Seeds-Modell. Es gibt kein allgemeingültiges Modell; ein Modell muss auf der Grundlage der tatsächlichen Ausbeuteverteilung (der Lage der defekten Chips) gewählt werden. Das Murphy-Modell beispielsweise geht davon aus, dass der Ausbeuteverlust eher an den Rändern des Wafers auftritt (nicht funktionierende Chips sind an den Rändern des Wafers konzentriert), das Poisson-Modell geht davon aus, dass defekte Chips relativ gleichmäßig über den Wafer verteilt sind, und das Seeds-Modell geht davon aus, dass defekte Chips in Gruppen zusammengefasst sind. ⓘ

Kleinere Dies sind in der Herstellung kostengünstiger (da mehr auf einen Wafer passen und die Wafer als Ganzes verarbeitet und bepreist werden) und können zu einer höheren Ausbeute beitragen, da bei kleineren Dies die Wahrscheinlichkeit eines Defekts aufgrund ihrer geringeren Oberfläche auf dem Wafer geringer ist. Kleinere Chips erfordern jedoch kleinere Merkmale, um die gleichen Funktionen wie größere Chips zu erreichen oder sie zu übertreffen, und kleinere Merkmale erfordern geringere Prozessschwankungen und eine höhere Reinheit (geringere Verunreinigung), um hohe Erträge zu erzielen. Mit Hilfe von Messinstrumenten werden die Wafer während des Produktionsprozesses geprüft und die Ausbeute vorhergesagt, so dass Wafer, bei denen zu viele Fehler vorhergesagt werden, verschrottet werden können, um Prozesskosten zu sparen. ⓘ

Die-Vorbereitung

Nach der Prüfung wird die Dicke des Wafers in der Regel in einem Prozess reduziert, der auch als "Backlap", "Backfinish" oder "Wafer Thinning" bezeichnet wird, bevor der Wafer geritzt und dann in einzelne Chips zerlegt wird, ein Prozess, der als "Wafer Dicing" bezeichnet wird. Nur die guten, unmarkierten Chips werden verpackt. ⓘ

Verpackung

Bei der Kunststoff- oder Keramikverpackung wird der Chip montiert, die Pads des Chips mit den Pins des Gehäuses verbunden und der Chip versiegelt. Winzige Bonddrähte verbinden die Pads mit den Stiften. Früher (in den 1970er Jahren) wurden die Drähte von Hand angebracht, doch heute übernehmen spezielle Maschinen diese Aufgabe. Traditionell bestanden diese Drähte aus Gold und führten zu einem Bleirahmen (sprich: "Bleirahmen") aus verlötetem Kupfer; Blei ist giftig, daher sind bleifreie "Bleirahmen" jetzt durch die RoHS-Richtlinie vorgeschrieben. ⓘ

Chip Scale Package (CSP) ist eine weitere Verpackungstechnologie. Ein Kunststoff-Dual-Inline-Gehäuse ist wie die meisten Gehäuse um ein Vielfaches größer als der eigentliche Chip, der darin verborgen ist, während CSP-Chips fast die Größe des Chips haben; für jeden Chip kann ein CSP konstruiert werden, bevor der Wafer zerschnitten wird. ⓘ

Die verpackten Chips werden erneut getestet, um sicherzustellen, dass sie beim Verpacken nicht beschädigt wurden und dass die Chip-zu-Pin-Verbindung korrekt ausgeführt wurde. Anschließend werden mit einem Laser der Name und die Nummern des Chips auf das Gehäuse geätzt. ⓘ

Gefährliche Materialien

Bei der Herstellung werden viele giftige Materialien verwendet. Dazu gehören:

• giftige elementare Dotierstoffe, wie Arsen, Antimon und Phosphor.
• giftige Verbindungen, wie Arsin, Phosphin, Wolframhexafluorid und Silan.
• hochreaktive Flüssigkeiten wie Wasserstoffperoxid, rauchende Salpetersäure, Schwefelsäure und Flusssäure. ⓘ

Es ist von entscheidender Bedeutung, dass die Arbeitnehmer diesen gefährlichen Stoffen nicht direkt ausgesetzt sind. Der hohe Automatisierungsgrad, der in der IC-Fertigungsindustrie üblich ist, trägt dazu bei, die Expositionsrisiken zu verringern. In den meisten Produktionsstätten werden Abgasmanagementsysteme wie Nasswäscher, Verbrennungsanlagen, beheizte Absorberpatronen usw. eingesetzt, um das Risiko für Arbeitnehmer und Umwelt zu kontrollieren. ⓘ

Herstellungsprozesse

Wafer von 2 Zoll bis 200 Millimeter mit bereits fertig produzierten Schaltungen ⓘ

Die von der Halbleitertechnik eingesetzten Verfahren sind sowohl chemischer als auch physikalischer Natur. So werden neben chemischen Beschichtungsverfahren, Ätz- und Reinigungsprozessen auch physikalische Methoden eingesetzt, wie physikalische Beschichtungs- und Reinigungsverfahren, Ionenimplantation, Kristallisation oder Temperaturprozesse (Diffusion, Ausheizen, Aufschmelzen etc.). Weitere Verfahren nutzen sowohl chemische als auch physikalische Prozesse, beispielsweise die Fotolithografie oder das chemisch-mechanische Planarisieren. Darüber hinaus werden unterschiedlichste Messverfahren zur Charakterisierung und Prozesskontrolle eingesetzt. ⓘ

Für die Herstellung von (mikro-)elektronischen Schaltungen werden die Verfahren der Halbleitertechnik in einer bestimmten Folge auf einem Substrat angewendet. Als Substrat dient hierbei meist eine weniger als ein Millimeter dünne Scheibe eines Halbleiter-Einkristalls (meist Silizium), ein sogenannter Wafer. Vor allem bei der Herstellung von integrierten Schaltkreisen wird die Funktion der elektronischen Bauelemente und Baugruppen in einem oberflächennahen Bereich (max. 1 µm tief, moderne CMOS-Schaltkreise für niedrige Spannungen unterhalb von 100 nm Tiefe) auf einer Seite des Wafers realisiert. In diesem Bereich werden die Materialeigenschaften (vor allem die elektrischen) des Wafers gezielt verändert und bei Bedarf strukturiert (Material entfernt und ggf. mit einem anderen Werkstoff gefüllt). Dieses Prinzip geht auf das von Jean Hoerni erfundene Planarverfahren zur Herstellung von Transistoren zurück. Nach der Definition der elektronischen Bauelemente werden diese durch Auftragen mehrerer strukturierter Schichten mit spezifischen elektrischen Eigenschaften (Schichten mit bestimmter Leitfähigkeit, Isolierschichten und Leiterbahnen) elektrisch kontaktiert und miteinander verbunden. In diesem Bereich können elektrische Bauelemente wie Kondensatoren (beispielsweise beim DRAM) realisiert werden. Weitere Details zu diesem Thema finden sich im Abschnitt Herstellung des Artikels integrierter Schaltkreis. ⓘ

Nachfolgend werden die in der Halbleitertechnik angewandten Verfahren und deren Anwendung gruppiert nach Prozessfolgen für bestimmte Funktionen vorgestellt. Spezielle Anforderungen an alle Fertigungsverfahren und Produktionsanlagen ergeben sich aus den Abmaßen der zu fertigenden Bauelemente. Diese liegen je nach Technologieknoten der mikroelektronischen Bauelemente unterhalb von einem Mikrometer und kleiner (in modernen Produkten kleiner 30 Nanometer). Daher wird Partikelfreiheit im eigentlichen Herstellungsprozess, in der Fertigungs- und Waferhantierungsumgebung gefordert (Reinraumherstellung). ⓘ

Vorbereitung des Ausgangsmaterials

Gezogener Silizium-Einkristall ⓘ

Im engeren Sinn wird die Herstellung des Ausgangsmaterials nicht unter Halbleitertechnik gefasst, soll hier aber zur Vollständigkeit beschrieben werden: Bei der Gewinnung von Halbleitermaterialien (Silizium, Germanium, Verbindungshalbleiter wie Gallium-Arsenid und Siliziumgermanium) werden durch chemische und chemisch-metallurgische Verfahren hochreine Einkristallsubstrate erzeugt (in wenigen Fällen, z. B. für Solarzellen, sind auch polykristalline Substrate im Einsatz). Um die einwandfreie Funktion der später zu realisierenden Bauteile zu gewährleisten, ist ein qualitativ hochwertiges Substratmaterial erforderlich. Angestrebt wird ein möglichst fehlerfrei kristallisiertes, reines, homogenes Basismaterial. Sind diese Anforderungen nicht erfüllt, so können z. B. bei einzelnen Transistoren zufällig erhöhte Leckströme oder veränderte Arbeitspunkte auftreten. Auf Metallverunreinigungen liegt ein besonderes Augenmerk. Die Verunreinigungsniveaus liegen hier in Bereichen von Milliardstel (ppb-Bereich) oder Billionstel (ppt-Bereich). ⓘ

Sicht auf die Vorderseite einer FOSB-Kassette mit acht Wafern ⓘ

Im Fall von Silizium wird aus einer mehrfach gereinigten Schmelze ausgehend von einem Keimkristall ein Zylinder von heute (2012) bis zu 300 mm Durchmesser und mehr als einem Meter Länge gezogen (siehe Czochralski-Verfahren und Zonenschmelzverfahren). Der Zylinder wird in Scheiben (Wafer) mit einer Dicke kleiner einem Millimeter zersägt, die anschließend geschliffen und poliert werden. In dieser Form findet das Halbleitermaterial üblicherweise Eingang in die eigentliche Fertigung der Bauelemente. Vor allem in den Fertigungsstätten werden die Wafer dann in sogenannten FOUPs (engl.: front opening unified pod, dt. einheitliche Halterung mit frontaler Öffnung) transportiert; für den Transport außerhalb vollautomatischer Fertigungsanlagen werden sogenannte FOSBs (engl.: front opening shipping box, dt. Versandbehälter mit frontaler Öffnung) eingesetzt. ⓘ

Zu den weltweit größten Herstellern von Siliziumwafern zählt das deutsche Chemieunternehmen Wacker/Siltronic. ⓘ

Definition der Strukturen

Rotationsbeschichtungsanlagen für den Photolackauftrag unter photochemisch unwirksamer Beleuchtung („Gelblicht“) ⓘ

Um auf dem Substrat verschiedene Bauteile und Schaltungselemente realisieren zu können, müssen auf dem Ausgangsmaterial Gebiete definiert werden, die vom folgenden Prozessschritt betroffen sind und solche, die nicht betroffen sind. Dazu wird die Fotolithografie – ein fotografisches Verfahren – eingesetzt (vereinfachte Darstellung):

• Auf den Wafer wird zunächst ein lichtempfindlicher Fotolack aufgeschleudert (Rotationsbeschichtung, engl.: spin-coating).
• In einem Stepper oder Scanner wird das Abbild einer Maske durch Belichtung mit streng monochromatischem Licht (heute meist aufgeweiteter Laserstrahl) auf den lichtempfindlichen Fotolack übertragen. Scanner ermöglichen es, kleinere Strukturen auf dem Wafer zu belichten, als es mit dem Stepper möglich ist. Der Grund dafür ist, dass beim Stepper die gesamte Fotomaske als rechteckiges Bild abgebildet wird und sich alle nicht korrigierbaren Fehler des optischen Linsensystems negativ auswirken. Beim Scanner wird anstatt der gesamten Fotomaske nur ein schmaler Streifen im optischen Linsensystem abgebildet. Durch eine synchronisierte Bewegung von Fotomaske und Wafer wird die gesamte Fotomaske auf den Wafer projiziert, währenddessen können Belichtungsparameter wie z. B. der Fokus nachjustiert und so lokal an den Wafer angepasst werden.
• In einem chemischen Bad wird der Fotolack entwickelt, das heißt, die belichteten Bereiche (beim sogenannten Positivlack) des Lacks werden herausgelöst, nur die unbelichteten Bereiche verbleiben auf dem Wafer. Bei Negativlack ist es gerade umgekehrt. Hier werden die unbelichteten Stellen herausgelöst. Durch eine anschließende Wärmebehandlung (sogenanntes Hard- oder Softbake) werden die Lackstrukturen stabilisiert und Reste von Lösemitteln werden ausgetrieben.

Damit sind die Teile des Wafers durch den Fotolack abgedeckt, die durch die folgenden Prozessschritte unverändert bleiben.

• Es folgt ein halbleitertechnischer Prozessschritt, wie z. B. Dotieren, Abscheiden oder Ätzen.
• Im anschließenden Prozessschritt wird der unbelichtete Fotolack ebenfalls entfernt – das kann durch nasschemische Verfahren oder durch Veraschung im Sauerstoff-Plasma erfolgen. ⓘ

Die Strukturübertragung mittels Fotolithografie – einer der teuersten Prozessschritte in der Halbleiterherstellung – ist eine Herausforderung in der auf Steigerung der Integrationsdichte durch Verkleinerung setzenden Planarhalbleitertechnik. Die Gesetze der Optik begrenzen hier schon heute die Möglichkeit zur weiteren Strukturverkleinerung (siehe Auflösungsvermögen). Daneben stößt man inzwischen aber auch bei anderen Prozessschritten an z. B. materialbedingte Grenzen. So erlauben z. B. die elektrischen Eigenschaften bestimmter im Halbleiterprozess eingesetzter Standardmaterialien keine weitere Strukturverkleinerung. Auch die Querschnittsverkleinerung der Leiterbahnen führt zu Materialproblemen (Diffusion, Elektromigration u. a.) ⓘ

Einen temporären Ausweg bietet die Verwendung neuer Strukturmaterialien wie z. B. der Einsatz spezieller Legierungen im Leiterbahnbereich oder der Einsatz modifizierter Dielektrika (low-k- und high-k-Materialien), da hierdurch grundsätzliche Veränderungen in der Technik zunächst vermeidbar sind. Langfristig erscheint jedoch der Übergang von der planaren zu 3-dimensionalen Techniken (vertikale und horizontale Positionierung einzelner Bauelemente) unabdingbar, da hierdurch im Prinzip bei gleicher Bauteildimensionierung höhere Bauteilpackungsdichten realisierbar sind. Erste Schritte in Richtung 3D-Techniken werden derzeit gemacht (siehe z. B. DRAPA). ⓘ

Dotieren des Ausgangsmaterials

Ionenimplantation-Anlage zum Einbringen hochenergetischer Ionen in den Wafer, beispielsweise Sauerstoff bei der SIMOX-Technik (englisch: separation by implanted. oxygen, SIMOX). ⓘ

Um die elektrischen Eigenschaften eines Halbleiters in bestimmten Regionen zu ändern, werden lokal Fremdatome in das Material eingebracht (Dotierung). Dies geschieht durch Ionenimplantation oder Diffusion. Die Fremdatome werden dabei in verschiedenen Tiefen und in unterschiedlichen regionalen Konzentrationen eingelagert.

• Tiefe Schichten mit geringer vertikaler Ausdehnung können dazu dienen, einzelne Transistoren in eine Isolationswanne zu legen, um sie so bezüglich ihrer Substratanschlüsse zu entkoppeln.
• Tiefe Schichten mit einer großen vertikalen Ausdehnung bis zur Oberfläche des Substrates können dazu dienen, in einem n-dotierten Substrat eine p-dotierte Wanne anzulegen, in der wiederum n-Kanal-Metall-Isolator-Halbleiter-Feldeffekttransistoren (n-Kanal-MISFET bzw. n-Kanal-MOSFET) angelegt werden können.
• Oberflächennahe Dotierungen können als Source-Drain-Region von Transistoren oder als Widerstandsbereiche genutzt werden.
• Dotierung in Randbereichen ist eines der Verfahren, mit dem sogenanntes gestrecktes Silizium realisiert werden kann – Bereiche mit erweiterter Gitterstruktur, in denen erhöhte Ladungsträgermobilität herrscht und in denen daher hochperformante Transistoren erstellt werden können.

Nach einer Implantation schließt sich immer ein Ofenprozess an (Temperung), um die implantierten Fremdatome, die sich auf Zwischengitterplätzen befinden, gleichmäßig in das Kristallgitter einzubauen und die im Kristallgitter entstandenen Schäden auszuheilen. (Das Kristallgitter des Substrats wird durch den Beschuss mit Ionen mechanisch geschädigt) ⓘ

Strukturieren von Schichten

Um im Grundmaterial Bereiche zu entfernen oder aus abgeschiedenen Schichten bestimmte Bereiche herauszulösen, werden Ätzverfahren eingesetzt. Man unterscheidet zwischen anisotropen (richtungsabhängig) und isotropen (richtungsunabhängig) Ätzverfahren.

• Das anisotrope Plasmaätzen (Trockenätzen, Reaktives Ionen Ätzen, RIE) ist der heute vorherrschende Prozess zur Strukturierung. Dabei wird das Material abgebaut, indem reaktive Ionen auf die Waferoberfläche beschleunigt werden – damit hat der Prozess eine mechanisch/physikalische und eine chemische Komponente.
• Die Bedeutung des nasschemischen Ätzens im Säurebad ist zurückgegangen, es wird heute vorwiegend zur Entfernung kompletter Schichten (Opferschichten) und zur Entfernung von Prozessrückständen verwendet.
• Zur Versiegelung der Chip-Oberfläche, d. h. zur Passivierung, wird meist ein Silikatglas abgeschieden. Dieses Silikatglas muss an den Bondflächen für die Außenkontaktierung entfernt werden. In dem Fall wird mittels Lithographie das Glas an den Bondflächen entfernt, hierbei wird oft Flusssäure als Ätzmittel verwendet. Die Flusssäure greift das Silikatglas an, während das reine Silizium unversehrt bleibt. ⓘ

Zur Motivation des CMP: links: ohne CMP, rechts: mit CMP nach den violett und rot farbcodierten Sputter-/Aufdampfprozessen ⓘ

Planarisieren, Reinigen, Messen

Dadurch dass z. B. Leiterbahnen ein gewisses strukturelles Muster auf der Oberfläche des Substrates erzeugen, kommt es zu störenden Unebenheiten (z. B. Störung der Lithographie durch Schrägreflexion, Ungleichmäßigkeiten in folgenden Abscheidungen). Daher wird an mehreren Stellen im Fertigungsablauf der Wafer wieder planarisiert. Das kann durch selektives Zurückätzen oder durch chemisch-mechanisches Polieren (CMP) erfolgen. ⓘ

Nicht nur das Polieren hinterlässt Partikel auf der Oberfläche, die für den nächsten Lithografieschritt völlig rein und eben sein muss. Auch z. B. Ätzprozesse hinterlassen Rückstände von unerwünschten Reaktionsprodukten. Im ersten Fall werden die Wafer mechanisch durch Bürsten und Ultraschallbad gereinigt, im zweiten Fall durch nasschemische Verfahren und ebenfalls Ultraschall. ⓘ

Um die feinen Strukturen und dünnen Schichten mit Toleranzen von wenigen Nanometern zuverlässig erzeugen zu können, braucht man leistungsfähige Messverfahren zur Prozesskontrolle. Eingesetzt werden diverse Spektroskopie- und Scatterometrie-Verfahren, Rasterkraftmikroskopie und diverse elektrische Messverfahren sowie Partikel- und Defektkontrollen. ⓘ

Halbleiterstrukturen

Schematischer Aufbau eines CMOS-Chips (130-nm-Node, ab 1999, Ausschnitt). Abweichend zu den meistgenutzten Technologien mit einem Silicon-on-Insulator-Wafer ⓘ

Durch die Abfolge der Einzelprozesse werden auf (bzw. in) dem Halbleitersubstrat Wannen unterschiedlicher Leitfähigkeit, Transistoren, Widerstände, Kondensatoren, Leiterbahnen und andere Bauelemente realisiert. Exemplarisch wird das Zusammenwirken der Prozesse an der Struktur eines Transistortyps erklärt. ⓘ

Zur Herstellung einer Transistorebene auf einem Halbleitersubstrat sind mehrere der oben erklärten Prozessschritte notwendig. Nachfolgend soll kurz zusammengefasst die Prozessabläufe für die Herstellung heutiger (2009) Transistorstrukturen dargestellt werden:

• Noch vor der Erzeugung der eigentlichen Transistorstrukturen erfolgt die Herstellung von Isolationsstrukturen zwischen den späteren Transistoren; die dominierende Technik ist die Grabenisolation (engl. shallow trench isolation, vgl. Trench-Technik). Dazu werden zunächst fotolithografisch entsprechenden Bereiche zwischen den Transistorgebieten maskiert. Anschließend erfolgen eine Siliziumätzung (meist durch reaktives Ionenätzen) und die Wiederauffüllung mit Siliziumoxid sowie die Glättung der Topographie mithilfe des chemisch-mechanischen Polierens.
• Auf den verbleibenden Siliziuminseln wird in einem Ofen eine dünne Siliziumoxidschicht aufgewachsen – das spätere Gate-Dielektrikum des Transistors.
• Auf der gesamten Wafer-Oberfläche wird das Material für die Gateelektrode abgeschieden – in der Regel ein Stapel aus mehreren Materialien, z. B. hochdotiertes Silizium, Metall und Isolationskappe.
• Mit einem Lithografieschritt werden die Strukturen der Gate-Elektroden definiert, dann wird das Gate-Elektrodenmaterial überall dort weggeätzt, wo kein Fotolack nach der Entwicklung mehr übrig war.
• In einem Ofenprozess wird an den nun offenen Flanken der Gate-Strukturen ein Oxid zur Isolation und als Abstandshalter für die Folgeprozesse gebildet.
• Mittels Lithografie werden erst die n-Kanal-MOSFET-Transistorgebiete, dann die p-Kanal-Transistorgebiete abgedeckt, um jeweils die Source-Drain-Gebiete mit den richtigen Fremdatomen zu dotieren (Ionenimplantation).
• Um die Transistorebene gegen die folgenden Verdrahtungsebenen abzuschließen, wird eine dicke Isolationsschicht auf dem gesamten Wafer aufgetragen. Überall dort, wo die Gate-Strukturen sind, bilden sich Buckel in der Isolationsschicht, die durch chemisch-mechanisches Polieren entfernt werden müssen. ⓘ

Der heute übliche Fertigungsablauf für Transistoren enthält noch weitere Prozesse, z. B. diverse Hilfsdotierungen oder dickere Gate-Dielektrika für Dickoxidtransistoren. ⓘ

Status und Ausblick

In weniger als einem Jahrzehnt hat sich Halbleitertechnik zu einer Schlüsseltechnologie des 20. Jahrhunderts entwickelt. Der Kalte Krieg und die daraus resultierenden militär- und informationstechnischen Bedürfnisse waren Geburtshelfer, Katalysator und sind bis heute Triebfeder der Entwicklung (siehe z. B. neuste Entwicklungen in der Prozessortechnik, Datenspeicherung, Signalverarbeitung, Optoelektronik etc.). Der Aufbau eines stabilen produktionstechnologischen Gerüsts wurde durch die kommerzielle Fertigung mikroelektronischer Schaltungen im großindustriellen Maßstab, z. B. für die ersten Taschenrechner, erreicht. ⓘ

Die Rolle des technologischen Vorreiters, den die Halbleitertechnik über Jahrzehnte innehatte, beginnt langsam zu verblassen. Andere Technologien wie die Biotechnologie haben begonnen, den Staffelstab zu übernehmen. Die Halbleitertechnik befindet sich heute im Übergang von einer jungen Technologie zu einer gereiften und sich konsolidierenden Technologie (Technologielebenszyklus). In Zukunft werden in erster Linie kleine, aus rein technischer Sicht durchaus herausfordernde Innovationsschritte und evolutionäre Detailverbesserungen die Szene bestimmen. Das Ziel ist und wird es sein, die Möglichkeiten der bestehenden Techniken auszuschöpfen. Größere Entwicklungssprünge, ohnehin bei großtechnischen Produktionstechniken kaum zu erwarten, werden bei Halbleitertechniken unwahrscheinlicher. Dies gilt zumindest für die Industriezweige, die sich der Herstellung von integrierten Schaltkreisen widmen. Andere Teilbereiche der Mikroelektronik wie Bildschirme oder Solarzellen weisen weiterhin ein großes Forschungspotential auf. ⓘ

Struktur von PTCDA (3,4,9,10-Perylentetracarbonsäuredianhydrid) einem organischen Halbleiter ⓘ

Die Forschung und Technologieentwicklung für die Herstellung von integrierten Schaltkreisen erfolgt daher entlang sogenannter Roadmaps (dt.: »Projektplan«). Die maßgebende Roadmap ist die seit 1988 existierende ITRS (International Technology Roadmap for Semiconductors); die mitwirkenden Firmen machen mehr als 90 % der weltweiten Halbleiterproduktion aus. In der ITRS werden die langfristigen Entwicklungsziele der Halbleiterindustrie auf 15 Jahre im Voraus geplant und regelmäßig der aktuellen Entwicklung angepasst. Die Entwicklungsstufen oder -schwerpunkte (engl. nodes) werden über den Begriff der Strukturgröße (bzw. der minimalen Strukturgröße) definiert. Die Richtungsvorgabe bei der Entwicklung soll technologische Engpässe früh erkennen und Forschungsanreize setzen. Dadurch ist es der Industrie gelungen, das mooresche Gesetz aufrechtzuerhalten. Da die Produktion heutzutage in Bereichen arbeitet, die vor 20 Jahren als physikalisch „unmöglich“ galten, ist zu erwarten, dass sich das Ende dieser Entwicklung um weitere Jahre verschiebt. Das Ende ist spätestens bei Fertigung von Bauelementen mit Strukturgrößen (< 10 nm) von wenigen Atomen auf Basis der heutigen siliziumorientierten Technologie erreicht. Hier sind neue Entwicklungen mit neuartigen Funktionsweisen notwendig, um den Trend des mooreschen Gesetzes zu folgen. Die ITRS beschäftigt sich im Kapitel „Emerging Research Devices“ (ERD) mit potentiellen Technologien, die an der bestehenden Technologie angelehnt sind. Dazu gehören neben technologisch verwandten Konzepten wie dem FeRAM oder geschichtete Dielektrika (beispielsweise engineered tunnel barrier memory) auch Konzepte, die wohl nicht in den nächsten zehn Jahren anwendungsreif werden, wie Speicher und Schaltkreise auf Basis von leitenden Makromolekülen oder Einzelelektronentransistoren. ⓘ

Polykristalline Silizium-Solarzellen in einem Solarmodul ⓘ

Wie andere Spitzentechnologien verursacht auch die Halbleitertechnologie steigende Kosten, um die Weiterentwicklung der existierenden Technologie aufrechtzuerhalten, vor allem im Bereich der Schaltkreisherstellung. Die empirische Entwicklungsarbeit ist in vielen Bereichen notwendig, da entsprechende Simulationen die Vorgänge noch nicht mit der erforderlichen Genauigkeit wiedergeben. Dies liegt zum einen an den hohen Toleranzanforderungen als auch an fehlenden physikalischen Erklärungen für die Vorgänge im Nanometerbereich, dies betrifft beispielsweise das chemisch-mechanische Polieren oder den exakten Ablauf des Beschichtungsprozesses bei der Atomlagenabscheidung. Wie in anderen technischen Disziplinen wird auch in der Halbleitertechnologie verstärkt an der Simulation von Prozessabläufen gearbeitet. Neben den seit Jahrzehnten eingesetzten Simulationen bei der Entwicklung und Verifizierungen von Schaltkreisen, werden auch zunehmend komplette Produktionsabläufe der Halbleiterbauelemente simuliert. ⓘ

In der Photovoltaik kommen neben den Entwicklungskosten noch die vergleichsweise hohen Modulpreise für den Endkunden hinzu. Hier war lange Zeit ein hoher Subventionsbedarf notwendig, um eine kostendeckende Forschung betreiben zu können und gleichzeitig attraktive Produktpreise anzubieten, um die Technologie gegen konventionelle Kraftwerke (Kohle, Gas usw.) aufzustellen. Ziel dieser Politik, vor allem in Deutschland, war damals wie heute die Förderung alternativer und regenerativer Energiekonzepte. ⓘ

Umweltschutz

Zu Beginn der Massenfertigung von Halbleiterbauelementen wurde den Umweltschutzaspekten recht wenig Beachtung geschenkt. Vor allem im Silicon Valley kam es in den späten 1960er- und frühen 1970er-Jahren zu großflächigen Grundwasserverschmutzungen. Diese Vorfälle brachten erstmals die Kehrseite einer bislang als besonders fortschrittlich geltenden Industrie zum Vorschein. ⓘ

In der Tat werden im Zusammenhang mit der Herstellung mikroelektronischer Bauelemente umweltgefährdende Substanzen produziert, eingesetzt und emittiert. Hierzu zählen u. a. zahlreiche Schwer- und Halbmetalle, ozonschichtzerstörende Substanzen und Treibhausgase. Rückstände fallen – ggf. in umgewandelter und vermischter Form – als Feststoffe, Flüssigkeiten und Gase an. Viele der Einsatzstoffe werden aus technischen oder ökonomischen Gründen nicht recycelt. ⓘ

Seit Mitte der 1980er-Jahre traten in vielen Industrieländern gesetzliche Regeln in Kraft, die die Industrie veranlasst haben, Maßnahmen zur lokalen Reduzierung des Umweltgefährdungspotentials zu implementieren. In den Boomregionen Asiens werden Umweltschutzaspekte jedoch oft ökonomischen Interessen untergeordnet. Freiwillige Regularien wie die seit Mitte der 1990er-Jahre einsetzende internationale Standardisierung z. B. nach ISO 14001 (Environmental Management Systems) greifen dort naturgemäß wenig, solange sie nicht von nationalem Recht unterstützt werden. ⓘ