Wafer

• Oben: polierte 12"- und 6"-Siliziumwafer. Ihre kristallografische Ausrichtung ist durch Kerben und flache Schnitte gekennzeichnet (links). VLSI-Mikroschaltungen, die auf einem 12-Zoll-Siliziumwafer (300 mm) hergestellt wurden, vor dem Zerschneiden und Verpacken (rechts).
• Unten: Solarwafer auf dem Förderband (links) und fertiger Solarwafer (rechts) ⓘ

In der Elektronik ist ein Wafer (auch Scheibe oder Substrat genannt) eine dünne Scheibe eines Halbleiters, z. B. kristallines Silizium (c-Si), die zur Herstellung von integrierten Schaltkreisen und in der Photovoltaik zur Herstellung von Solarzellen verwendet wird. Der Wafer dient als Substrat für mikroelektronische Bauteile, die in und auf dem Wafer aufgebaut werden. Er wird zahlreichen Mikroherstellungsprozessen unterzogen, wie z. B. Dotierung, Ionenimplantation, Ätzen, Dünnschichtabscheidung verschiedener Materialien und photolithografische Strukturierung. Schließlich werden die einzelnen Mikroschaltungen durch Zerschneiden des Wafers getrennt und als integrierte Schaltung verpackt. ⓘ

Datei:Abtasten einer Siliziumscheibe (Wafer) durch Meßfühler im Werk Reutlingen (Halbleiter), 1984.jpg

Abtasten eines Wafers durch Messfühler, 1984 ⓘ

Geschichte

In der Halbleiter- oder Siliziumwafer-Industrie tauchte der Begriff Wafer in den 1950er Jahren auf und bezeichnete eine dünne runde Scheibe aus Halbleitermaterial, in der Regel Germanium oder Silizium. Die runde Form stammt von einkristallinen Barren, die in der Regel nach dem Czochralski-Verfahren hergestellt werden. Silizium-Wafer wurden erstmals in den 1940er Jahren eingeführt. ⓘ

Um 1960 wurden Siliziumwafer in den USA von Unternehmen wie MEMC/SunEdison hergestellt. Im Jahr 1965 meldeten die amerikanischen Ingenieure Eric O. Ernst, Donald J. Hurd und Gerard Seeley, die für IBM arbeiteten, das Patent US3423629A für die erste Epitaxievorrichtung mit hoher Kapazität an. ⓘ

Siliziumwafer werden von Unternehmen wie Sumco, Shin-Etsu Chemical, Hemlock Semiconductor Corporation und Siltronic hergestellt. ⓘ

Herstellung

Herstellung

Das Czochralski-Verfahren ⓘ

Die Wafer werden aus hochreinem, nahezu defektfreiem einkristallinem Material mit einem Reinheitsgrad von 99,9999999 % (9N) oder höher. Ein Verfahren zur Herstellung kristalliner Wafer ist als Czochralski-Methode bekannt, die von dem polnischen Chemiker Jan Czochralski erfunden wurde. Bei diesem Verfahren wird ein zylindrischer Barren aus einem hochreinen monokristallinen Halbleiter wie Silizium oder Germanium, ein so genannter Boule, durch Ziehen eines Impfkristalls aus einer Schmelze gebildet. Donor-Verunreinigungsatome, wie Bor oder Phosphor im Falle von Silizium, können dem geschmolzenen intrinsischen Material in präzisen Mengen zugesetzt werden, um den Kristall zu dotieren und ihn so in einen extrinsischen Halbleiter vom n- oder p-Typ zu verwandeln. ⓘ

Das Boule wird dann mit einer Wafersäge (einer Art Drahtsäge) in Scheiben geschnitten, maschinell bearbeitet, um die Ebenheit zu verbessern, chemisch geätzt, um Kristallschäden aus den Bearbeitungsschritten zu beseitigen, und schließlich poliert, um Wafer zu bilden. Die Größe der Wafer für die Photovoltaik liegt bei 100-200 mm im Quadrat und die Dicke bei 100-500 μm. In der Elektronik werden Wafergrößen von 100 bis 450 mm Durchmesser verwendet. Die größten hergestellten Wafer haben einen Durchmesser von 450 mm, sind aber noch nicht allgemein im Einsatz. ⓘ

Reinigung, Texturierung und Ätzen

Die Wafer werden mit schwachen Säuren gereinigt, um unerwünschte Partikel zu entfernen. Es gibt mehrere Standardreinigungsverfahren, um sicherzustellen, dass die Oberfläche eines Silizium-Wafers keine Verunreinigungen enthält. Eine der wirksamsten Methoden ist die RCA-Reinigung. Bei der Verwendung für Solarzellen werden die Wafer texturiert, um eine raue Oberfläche zu schaffen, die die Oberfläche und damit den Wirkungsgrad erhöht. Das entstandene PSG (Phosphorsilikatglas) wird beim Ätzen vom Rand des Wafers entfernt. ⓘ

Eigenschaften der Wafer

Standard-Wafergrößen

Silizium

Siliziumwafer gibt es in einer Vielzahl von Durchmessern von 25,4 mm (1 Zoll) bis 300 mm (11,8 Zoll). Halbleiterfertigungsanlagen, umgangssprachlich als Fabs bezeichnet, werden durch den Durchmesser der Wafer definiert, für die sie ausgerüstet sind. Der Durchmesser wurde schrittweise vergrößert, um den Durchsatz zu erhöhen und die Kosten zu senken. Die derzeit modernste Fabrik verwendet 300 mm, und es gibt einen Vorschlag, 450 mm einzuführen. Intel, TSMC und Samsung forschten unabhängig voneinander an der Einführung von 450-mm-"Prototyp"-Fabriken (für Forschungszwecke), wobei jedoch noch erhebliche Hürden zu überwinden sind. ⓘ

2-Zoll (51 mm), 4-Zoll (100 mm), 6-Zoll (150 mm) und 8-Zoll (200 mm) Wafer ⓘ

Wafergröße	Typische Dicke	Jahr der Einführung	Gewicht pro Wafer	100 mm2 (10 mm) Chip pro Wafer ⓘ
1-Zoll (25 mm)		1960
2-Zoll (51 mm)	275 μm	1969		9
3-Zoll (76 mm)	375 μm	1972		29
4-Zoll (100 mm)	525 μm	1976	10 Gramm	56
4,9 Zoll (125 mm)	625 μm	1981		95
150 mm (5,9 Zoll, gewöhnlich als "6 Zoll" bezeichnet)	675 μm	1983		144
200 mm (7,9 Zoll, üblicherweise als "8 Zoll" bezeichnet)	725 μm.	1992	53 Gramm	269
300 mm (11,8 Zoll, üblicherweise als "12 Zoll" bezeichnet)	775 μm	2002	125 Gramm	640
450 mm (17,7 Zoll) (vorgeschlagen)	925 μm	–	342 Gramm	1490
675 Millimeter (26,6 Zoll) (theoretisch)	unbekannt	–	unbekannt	3427

Wafer, die aus anderen Materialien als Silizium gezüchtet werden, haben eine andere Dicke als ein Silizium-Wafer mit demselben Durchmesser. Die Waferdicke wird durch die mechanische Festigkeit des verwendeten Materials bestimmt; der Wafer muss dick genug sein, um sein eigenes Gewicht zu tragen, ohne bei der Handhabung zu brechen. Die in der Tabelle angegebenen Dicken beziehen sich auf die Zeit, in der das Verfahren eingeführt wurde, und entsprechen nicht unbedingt dem aktuellen Stand. Das IBM BiCMOS7WL-Verfahren beispielsweise wird auf 8-Zoll-Wafern eingesetzt, die jedoch nur 200 μm dick sind. Das Gewicht des Wafers nimmt mit seiner Dicke und seinem Durchmesser zu. ⓘ

Historische Zunahme der Wafergröße

Mit einer Einheit der Waferfertigung, z. B. einem Ätzschritt, können mehr Chips hergestellt werden, und zwar proportional zur Vergrößerung der Waferfläche, während die Kosten für die Einheit des Fertigungsschritts langsamer steigen als die Waferfläche. Dies war die Kostengrundlage für die Erhöhung der Wafergröße. Die Umstellung von 200-mm-Wafern auf 300-mm-Wafer begann Anfang 2000 und senkte den Preis pro Chip um etwa 30-40 %. Größere Waferdurchmesser ermöglichen mehr Chips pro Wafer. ⓘ

Fotovoltaik

Die M1-Wafergröße (156,75 mm) wird in China ab 2020 schrittweise abgeschafft. Es sind verschiedene nicht genormte Wafergrößen entstanden, so dass die Bemühungen um eine vollständige Übernahme des M10-Standards (182 mm) noch nicht abgeschlossen sind. Wie bei anderen Halbleiterherstellungsprozessen war die Kostensenkung der Hauptgrund für die angestrebte Vergrößerung der Wafergröße, trotz der Unterschiede in den Herstellungsprozessen der verschiedenen Gerätetypen. ⓘ

Die kristalline Ausrichtung

Diamantkubische Kristallstruktur einer Siliziumeinheitszelle ⓘ

Flats können zur Kennzeichnung von Dotierung und kristallographischer Orientierung verwendet werden. Rot steht für Material, das entfernt wurde. ⓘ

Wafer werden aus einem Kristall mit regelmäßiger Kristallstruktur gezüchtet, wobei Silizium eine diamantkubische Struktur mit einem Gitterabstand von 5,430710 Å (0,5430710 nm) aufweist. Beim Schneiden in Wafer wird die Oberfläche in eine von mehreren relativen Richtungen ausgerichtet, die als Kristallorientierungen bekannt sind. Die Ausrichtung wird durch den Miller-Index definiert, wobei die (100)- oder (111)-Flächen bei Silizium am häufigsten vorkommen. Die Ausrichtung ist wichtig, da viele der strukturellen und elektronischen Eigenschaften eines Einkristalls stark anisotrop sind. Die Tiefe der Ionenimplantation hängt von der Kristallorientierung des Wafers ab, da jede Richtung unterschiedliche Transportwege bietet. ⓘ

Die Spaltung des Wafers erfolgt in der Regel nur in einigen wenigen, genau definierten Richtungen. Durch Einkerben des Wafers entlang der Spaltungsebenen kann er leicht in einzelne Chips ("Dies") zerlegt werden, so dass die Milliarden einzelner Schaltungselemente auf einem durchschnittlichen Wafer in viele einzelne Schaltkreise aufgeteilt werden können. ⓘ

Kerben zur kristallographischen Orientierung

Wafer mit einem Durchmesser von weniger als 200 mm haben an einer oder mehreren Seiten Einkerbungen, die die kristallografischen Ebenen des Wafers angeben (in der Regel eine {110}-Seite). Bei Wafern früherer Generationen verriet ein Paar Abflachungen in unterschiedlichen Winkeln zusätzlich den Dotierungstyp (siehe Abbildung für Konventionen). Bei Wafern mit einem Durchmesser von 200 mm und mehr wird die Ausrichtung des Wafers durch eine einzige kleine Kerbe angezeigt, ohne dass die Art der Dotierung sichtbar ist. ⓘ

Dotierung mit Verunreinigungen

Siliziumwafer bestehen im Allgemeinen nicht zu 100 % aus reinem Silizium, sondern werden mit einer anfänglichen Dotierungskonzentration von 10¹³ bis 10¹⁶ Atomen pro cm³ an Bor, Phosphor, Arsen oder Antimon hergestellt, die der Schmelze zugesetzt wird und den Wafer entweder als n-Typ oder p-Typ definiert. Verglichen mit der atomaren Dichte von einkristallinem Silizium von 5×10²² Atomen pro cm³ ergibt dies jedoch immer noch eine Reinheit von mehr als 99,9999 %. Die Wafer können anfangs auch mit einer gewissen interstitiellen Sauerstoffkonzentration versehen werden. Kohlenstoff und metallische Verunreinigungen werden auf ein Minimum reduziert. Insbesondere die Übergangsmetalle müssen für elektronische Anwendungen unter einer Konzentration von Teilen pro Milliarde gehalten werden. ⓘ

450-mm-Wafer

Herausforderungen

Trotz der möglichen Produktivitätsverbesserung gibt es erhebliche Widerstände gegen die Umstellung auf 450 mm, weil man eine unzureichende Kapitalrendite befürchtet. Außerdem gibt es Probleme im Zusammenhang mit den zunehmenden Abweichungen zwischen den einzelnen Wafern und zusätzlichen Randdefekten. 450-mm-Wafer werden voraussichtlich viermal so viel kosten wie 300-mm-Wafer, und die Ausrüstungskosten werden voraussichtlich um 20 bis 50 % steigen. Höhere Kosten für Halbleiterfertigungsanlagen für größere Wafer erhöhen die Kosten für 450-mm-Fabriken (Halbleiterfertigungsanlagen oder Fabriken). Der Lithograf Chris Mack behauptete 2012, dass der Gesamtpreis pro Chip bei 450-mm-Wafern im Vergleich zu 300-mm-Wafern nur um 10-20 % sinken würde, da über 50 % der Gesamtkosten für die Waferverarbeitung auf die Lithografie entfallen. Die Umstellung auf größere 450-mm-Wafer würde den Preis pro Chip nur bei Prozessen wie dem Ätzen senken, bei denen die Kosten mit der Anzahl der Wafer und nicht mit der Waferfläche zusammenhängen. Die Kosten für Prozesse wie die Lithografie sind proportional zur Waferfläche, und größere Wafer würden den Beitrag der Lithografie zu den Chipkosten nicht verringern. ⓘ

Nikon plante die Lieferung von 450-mm-Lithografieanlagen im Jahr 2015 und die Serienproduktion im Jahr 2017. Im November 2013 stellte ASML die Entwicklung von 450-mm-Lithografieanlagen ein und begründete dies mit dem unsicheren Zeitpunkt der Nachfrage der Chiphersteller. ⓘ

2012 gründete eine Gruppe aus dem Staat New York (SUNY Poly/College of Nanoscale Science and Engineering (CNSE)), Intel, TSMC, Samsung, IBM, Globalfoundries und Nikon eine öffentlich-private Partnerschaft namens Global 450mm Consortium (G450C, ähnlich wie SEMATECH), die einen 5-Jahres-Plan (bis 2016) aufstellte, um eine "kosteneffiziente Infrastruktur für die Waferfertigung, Geräteprototypen und Werkzeuge zu entwickeln, die einen koordinierten Übergang der Industrie zur 450-mm-Waferfertigung ermöglichen". Mitte 2014 hat CNSE angekündigt, dass es auf der SEMICON West die ersten vollständig strukturierten 450-mm-Wafer vorstellen wird. Anfang 2017 begann das G450C, seine Aktivitäten im Bereich der 450-mm-Wafer-Forschung aus nicht genannten Gründen einzustellen. Verschiedene Quellen haben spekuliert, dass das Ende der Gruppe auf Vorwürfe der Angebotsmanipulation gegen Alain E. Kaloyeros zurückzuführen ist, der zu dieser Zeit Geschäftsführer des SUNY Poly war. Auch die Erkenntnis der Branche, dass die Optimierung der 300-mm-Fertigung billiger ist als die kostspielige 450-mm-Umstellung, könnte eine Rolle gespielt haben. ⓘ

Der Zeitplan für 450 mm ist noch nicht festgelegt. Im Jahr 2012 ging man davon aus, dass die 450-mm-Produktion im Jahr 2017 anlaufen würde, was jedoch nie realisiert wurde. Mark Durcan, der damalige CEO von Micron Technology, sagte im Februar 2014, dass er davon ausgeht, dass sich die Einführung von 450 mm auf unbestimmte Zeit verzögern oder eingestellt werden wird. "Ich bin nicht davon überzeugt, dass 450 mm jemals zum Einsatz kommen wird, aber wenn es dazu kommt, dann ist es noch weit in der Zukunft. Für Micron besteht zumindest in den nächsten fünf Jahren nicht die Notwendigkeit, viel Geld für 450 mm auszugeben." ⓘ

Um das zu erreichen, muss in der Ausrüstungsbranche eine Menge investiert werden. Und der Wert am Ende des Tages - damit die Kunden diese Geräte kaufen - ist meiner Meinung nach zweifelhaft." Im März 2014 rechnete die Intel Corporation mit dem Einsatz von 450 mm bis 2020 (bis zum Ende dieses Jahrzehnts). Mark LaPedus von semiengineering.com berichtete Mitte 2014, dass die Chiphersteller die Einführung von 450 mm "für die absehbare Zukunft" verzögert hätten. Diesem Bericht zufolge rechneten einige Beobachter mit 2018 bis 2020, während G. Dan Hutcheson, Geschäftsführer von VLSI Research, 450-mm-Fabriken nicht vor 2020 bis 2025 in Produktion gehen sah. ⓘ

Der Schritt zu 300 mm erforderte erhebliche Veränderungen, da vollautomatische Fabriken 300 mm-Wafer verwenden, während 200 mm-Wafer kaum automatisiert sind. Dies liegt zum Teil daran, dass ein FOUP für 300 mm-Wafer etwa 7,5 kg wiegt, wenn er mit 25 300 mm-Wafern beladen wird, während ein SMIF etwa 4,8 kg wiegt, wenn es mit 25 200 mm-Wafern beladen wird, was den Fabrikarbeitern die doppelte Körperkraft abverlangt und die Ermüdung erhöht. 300-mm-FOUPs haben Griffe, so dass sie noch von Hand bewegt werden können. 450-mm-FOUPs wiegen 45 Kilogramm, wenn sie mit 25 450-mm-Wafern beladen sind; daher sind Kräne erforderlich, um die FOUPs manuell zu bewegen, und Griffe sind in den FOUPs nicht mehr vorhanden. Die FOUPs werden mit Materialtransportsystemen von Muratec oder Daifuku bewegt. Diese großen Investitionen wurden in der Zeit des wirtschaftlichen Abschwungs nach der Dot-Com-Blase getätigt, was dazu führte, dass die Umstellung auf 450 mm innerhalb des ursprünglichen Zeitrahmens auf großen Widerstand stieß. Bei der Umstellung auf 450 mm werden die Kristallblöcke dreimal so schwer sein (Gesamtgewicht eine Tonne) und 2 bis 4 Mal länger zum Abkühlen brauchen, und die Prozesszeit wird sich verdoppeln. Alles in allem erfordert die Entwicklung von 450-mm-Wafern einen erheblichen technischen, zeitlichen und finanziellen Aufwand. ⓘ

Analytische Schätzung der Chipanzahl

Um die Kosten pro Chip zu minimieren, möchten die Hersteller die Anzahl der Chips maximieren, die aus einem einzigen Wafer hergestellt werden können; die Chips haben aufgrund der Beschränkung des Wafer-Dicing immer eine quadratische oder rechteckige Form. Im Allgemeinen ist dies ein rechnerisch komplexes Problem, für das es keine analytische Lösung gibt, da es sowohl von der Fläche der Chips als auch von ihrem Seitenverhältnis (quadratisch oder rechteckig) und anderen Überlegungen wie der Breite der Scribeline oder der Sägespur sowie von zusätzlichem Platz für Ausrichtungs- und Teststrukturen abhängt. Beachten Sie, dass die Brutto-DPW-Formeln nur die Waferfläche berücksichtigen, die verloren geht, weil sie nicht für die Herstellung physisch vollständiger Dies verwendet werden kann; Brutto-DPW-Berechnungen berücksichtigen nicht den Ertragsverlust aufgrund von Defekten oder parametrischen Problemen. ⓘ

Wafermap mit vollständig strukturierten Dies und teilweise strukturierten Dies, die nicht vollständig auf dem Wafer liegen. ⓘ

Dennoch kann die Anzahl der Brutto-Dies pro Wafer (DPW) geschätzt werden, indem man mit der Näherung erster Ordnung oder der Floor-Funktion des Flächenverhältnisses von Wafer zu Die beginnt,

$DPW=\left\lfloor {\frac {\pi r^{2}}{S}}\right\rfloor =\left\lfloor {\frac {\pi d^{2}}{4S}}\right\rfloor$,

wo

• $d$ der Wafer-Durchmesser ist (normalerweise in mm)
• $S$ die Größe der einzelnen Chips (mm²) einschließlich der Breite der Ritzlinie (oder im Falle einer Sägespur die Schnittfuge plus eine Toleranz). ⓘ

Diese Formel besagt einfach, dass die Anzahl der Chips, die auf den Wafer passen, nicht größer sein darf als die Fläche des Wafers geteilt durch die Fläche jedes einzelnen Chips. Die Formel überschätzt immer die tatsächliche Best-Case-Brutto-DPW, da sie die Fläche der teilweise strukturierten Dies einschließt, die nicht vollständig auf der Waferoberfläche liegen (siehe Abbildung). Diese teilweise strukturierten Dies stellen keine vollständigen ICs dar und können daher nicht als funktionale Teile verkauft werden. ⓘ

Verfeinerungen dieser einfachen Formel fügen in der Regel eine Randkorrektur hinzu, um partielle Chips am Rand zu berücksichtigen, was im Allgemeinen von größerer Bedeutung ist, wenn die Fläche des Chips im Vergleich zur Gesamtfläche des Wafers groß ist. Im anderen Grenzfall (winzig kleine Chips oder unendlich große Wafer) ist die Randkorrektur vernachlässigbar. ⓘ

Der Korrekturfaktor oder Korrekturterm hat im Allgemeinen eine der von De Vries genannten Formen:

$DPW={\frac {\displaystyle \pi d^{2}}{4S}}-{\frac {\displaystyle \pi d}{\sqrt {2S}}}$ (Flächenverhältnis - Umfang/(Die-Diagonale-Länge))

oder $DPW=\left({\frac {\displaystyle \pi d^{2}}{4S}}\right)\exp(-2{\sqrt {S}}/d)$ (Flächenverhältnis skaliert mit einem Exponentialfaktor)

oder $DPW={\frac {\displaystyle \pi d^{2}}{4S}}\left(1-{\frac {\displaystyle 2{\sqrt {S}}}{d}}\right)^{2}$ (Flächenverhältnis skaliert mit einem polynomialen Faktor). ⓘ

Studien, in denen diese analytischen Formeln mit den Ergebnissen von Brute-Force-Berechnungen verglichen werden, zeigen, dass die Formeln über praktische Bereiche von Matrizengrößen und Seitenverhältnissen genauer gemacht werden können, indem die Koeffizienten der Korrekturen auf Werte über oder unter Eins eingestellt werden und indem die lineare Matrizenabmessung ersetzt wird ${\sqrt {S}}$ durch $(H+W)/2$ (durchschnittliche Seitenlänge) im Falle von Chips mit großem Seitenverhältnis:

$DPW={\frac {\displaystyle \pi d^{2}}{4S}}-0.58^{*}{\frac {\displaystyle \pi d}{\sqrt {S}}}$

oder $DPW=\left({\frac {\displaystyle \pi d^{2}}{4S}}\right)\exp(-2.32^{*}{\sqrt {S}}/d)$

oder $DPW={\frac {\displaystyle \pi d^{2}}{4S}}\left(1-{\frac {\displaystyle 1.16^{*}{\sqrt {S}}}{d}}\right)^{2}$. ⓘ

Verbindungshalbleiter

Silizium ist zwar das gängige Material für Wafer, die in der Elektronikindustrie verwendet werden, aber es werden auch andere III-V- oder II-VI-Verbundmaterialien eingesetzt. Galliumarsenid (GaAs), ein III-V-Halbleiter, der nach dem Czochralski-Verfahren hergestellt wird, Galliumnitrid (GaN) und Siliziumkarbid (SiC) sind ebenfalls gängige Wafer-Materialien, wobei GaN und Saphir in der LED-Herstellung weit verbreitet sind. ⓘ

In der Photovoltaik

pseudoquadratische Solarzelle aus monokristallinem Silicium ⓘ

In der Photovoltaik werden im Allgemeinen zwei Typen von Wafern unterschieden: polykristalline (auch multikristallin genannt) und monokristalline Wafer. Die Herstellung erfolgt für beide Typen durch Sägen von entsprechenden Ingots. Polykristalline Ingots werden aus quaderförmigen polykristallinen Silicium-Blöcken hergestellt, woraus sich die Form der Wafer ergibt (meist quadratisch). Monokristalline Wafer werden hingegen aus zylinderförmigen monokristallinen Ingots geschnitten, wie sie auch für mikroelektronische Anwendungen genutzt werden. Sie besitzen in der Regel eine „pseudoquadratische“ Form, d. h. mit abgerundeten Ecken. Im Unterschied zu quadratisch geschnittenen Wafern fällt bei der Erzeugung aus den runden monokristallinen Ingots weniger Verschnitt an. Ineffiziente, verschnittreiche Verfahren sind kostensteigernd und verschlechtern die Umweltbilanz. Außerdem ist der Verschnitt durch die Schneidhilfsmittel und den Drahtabrieb verunreinigt (und bildet eine Suspension) und kann nur schwer wieder zurückgewonnen werden. Andere Verfahren wie „edge-defined film-fed growth“ (EFG) der Schott Solar oder „string ribbon“ (SR) der Firma Evergreen Solar ermöglicht es, sehr dünne Wafer direkt aus der Schmelze zu ziehen. Das abwasser-, energie- und abfallintensive Drahtsägen entfällt hierbei. Die Waferdicke ist meist wesentlich dünner als in der Mikroelektronik, ca. 200 µm in der aktuellen Massenproduktion. Es werden keine Polierverfahren verwendet. Aus den Wafern werden in mehreren nachfolgenden Bearbeitungsschritten Solarzellen und hieraus wiederum Solarmodule hergestellt. ⓘ